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今天給大家?guī)淼氖顷P(guān)于LDO設(shè)計的一篇文獻，《ISSCC2020_T7 Basics of digital LDO》

一、LDO核心概念與設(shè)計動機

LDO的定位與優(yōu)勢

? 核心功能：將輸入電壓（Vin）穩(wěn)定至目標(biāo)輸出電壓（Vout），支持寬范圍負載電流（I_load），典型應(yīng)用場景為多核處理器供電。

? 集成需求：相比傳統(tǒng)Buck轉(zhuǎn)換器（需大體積電感/電容），LDO無需外部無源元件，適合片上集成。

? 動態(tài)調(diào)壓：通過快速響應(yīng)負載瞬態(tài)變化（如1GHz處理器核的納秒級電流跳變），實現(xiàn)高效電源管理。

數(shù)字LDO的崛起

? 工藝驅(qū)動：先進工藝下（如7nm以下），模擬電路設(shè)計復(fù)雜度與功耗顯著增加，數(shù)字控制邏輯的可綜合性與低電壓適應(yīng)性（支持Vin低至0.5V）成為關(guān)鍵優(yōu)勢。

? 性能取舍：以犧牲部分帶寬和PSRR為代價，換取面積效率、可擴展性和低靜態(tài)功耗（I_q可低至微安級）。

二、數(shù)字LDO vs. 模擬LDO：關(guān)鍵差異與權(quán)衡

三、關(guān)鍵性能指標(biāo)與設(shè)計約束

靜態(tài)參數(shù)

? 效率：

? 電流效率（CE）：CE = I_load / (I_q + I_load)（目標(biāo)>99%）。

? 功率效率（PE）：PE ≈ Vout / Vin（受V_dropout限制）。

? 面積：65nm工藝下典型面積0.0015–0.05mm2，與功率FET陣列規(guī)模正相關(guān)。

動態(tài)性能

? 瞬態(tài)響應(yīng)：

? 電壓跌落（V_droop）：負載階躍（ΔI_load）下的最大偏差（目標(biāo)<10% Vout）。

? 響應(yīng)時間（t_response）：從負載變化到控制器首次調(diào)整的時間（異步控制可達ns級）。

? 穩(wěn)定性：需保證環(huán)路特征值在單位圓內(nèi)（|λ|<1），避免振蕩。

FoM（性能指標(biāo)）

? ps-FoM：t_response × I_q，衡量動態(tài)效率（越小越好）。

? pF-FoM：(C_out × V_droop2) / (I_q × t_edge)，綜合電容與靜態(tài)功耗影響（前沿設(shè)計<10ps）。

四、數(shù)字LDO核心架構(gòu)與創(chuàng)新

控制環(huán)路設(shè)計

? 基本架構(gòu)：

Vout → 量化器（ADC） → 數(shù)字控制器（PI/積分/前饋） → 功率FET陣列（DAC）

? 控制策略演進：

? 純積分控制：穩(wěn)態(tài)精度高，但響應(yīng)慢（易振蕩）。

? PI控制：引入比例項加速瞬態(tài)響應(yīng)（KP需優(yōu)化）。

? 前饋補償：通過Vout斜率預(yù)測負載變化，預(yù)調(diào)整電流（需LUT支持）。

? 二分搜索：快速逼近目標(biāo)電壓（t_settling ∝ log2(N_DAC)）。

觸發(fā)機制優(yōu)化

? 同步觸發(fā)：固定時鐘采樣，簡單但響應(yīng)延遲固定。

? 異步觸發(fā)：基于電壓誤差事件驅(qū)動，減少空采樣（需防“粘滯”問題）。

? 多米諾觸發(fā)：級聯(lián)比較器鏈實現(xiàn)亞納秒級響應(yīng)（Kim-VLSI19）。

功率FET陣列設(shè)計

? 拓撲選擇：

? PFET陣列：低V_dropout（50mV），但PSRR差。

? NFET陣列：需電荷泵升壓（Vg > Vin），PSRR優(yōu)但面積大。

? 量化粒度：

? 單位電流（I_u）：決定最小負載電流（I_load,min = I_u / r，r為精度系數(shù)）。

? DAC位數(shù)（N_DAC）：N_DAC = log2(I_load,max / I_u + 1)。

混合架構(gòu)突破

? 模擬輔助數(shù)字環(huán)（Huang-JSSC18）：利用模擬環(huán)路快速響應(yīng)大信號擾動，數(shù)字環(huán)路精調(diào)穩(wěn)態(tài)。

? 并行PI控制（Kim-ISSCC17）：獨立比例和積分路徑，避免相互干擾。

五、穩(wěn)定性與性能優(yōu)化

狀態(tài)空間建模

? 誤差方程：

e[k+1] = (1 - T/(R_load·C_out))·e[k] + (I_u·T/C_out)·i[k]

? 積分控制方程：

i[k+1] = i[k] + K_I·e[k]

? 穩(wěn)定條件：特征值模長<1，需滿足0 < K_I < 2·C_out/(I_u·T)。

低電壓挑戰(zhàn)

? 噪聲抑制：

? 紋波優(yōu)化：V_ripple ≈ I_u·R_load（需動態(tài)調(diào)整f_clk）。

? IR壓降：分布式LDO架構(gòu)（如Intel POWER9）緩解供電網(wǎng)絡(luò)阻抗。

? 工藝適配：近閾值設(shè)計需定制標(biāo)準(zhǔn)單元庫（如異步比較器）。

六、前沿進展與未來方向

代表性工作

? 自觸發(fā)控制（Kim-VLSI18）：消除傳統(tǒng)事件驅(qū)動的“粘滯”延遲，t_settling減少40%。

? 混合LDO（Liu-ISSCC19）：數(shù)字粗調(diào)+模擬細調(diào)，PSRR提升15dB。

? 全綜合數(shù)字LDO（ISSCC 2023）：基于標(biāo)準(zhǔn)單元庫，支持動態(tài)電壓頻率縮放（DVFS）。

技術(shù)趨勢

? 自適應(yīng)采樣：根據(jù)負載動態(tài)調(diào)整量化頻率（如Nasir-TPE16）。

? AI輔助調(diào)參：機器學(xué)習(xí)優(yōu)化控制系數(shù)（K_P/K_I）和死區(qū)電壓（V_dz）。

? 3D集成：將LDO嵌入計算單元下方，縮短供電路徑（如TSV技術(shù)）。

七、設(shè)計工具與驗證

仿真流程

? 行為級建模：MATLAB/Simulink驗證控制算法。

? 電路級仿真：Cadence Spectre評估瞬態(tài)響應(yīng)/PSRR。

? 工藝角分析：覆蓋PVT變化（尤其關(guān)注低電壓極端情況）。

測試指標(biāo)

? 負載階躍測試：0–100% I_load跳變下的V_droop與恢復(fù)時間。

? PSRR測量：注入Vin擾動（如100mV@100MHz），量化Vout衰減。

附錄：關(guān)鍵參考文獻

基礎(chǔ)理論：
? Hazucha-JSSC05：首提ps-FoM與動態(tài)補償技術(shù)。

? Okuma-CICC10：0.5V輸入數(shù)字LDO原型。

架構(gòu)創(chuàng)新：
? Kim-JSSC17：事件驅(qū)動顯式時間編碼。

? Huang-JSSC18：三環(huán)模擬輔助數(shù)字控制。

前沿進展：
? Liu-ISSCC19：14nm混合LDO（動態(tài)鉗位調(diào)諧）。

? ISSCC 2023：全綜合數(shù)字LDO（0.5V輸入，99.99% CE）。

整合后的文檔系統(tǒng)化梳理了數(shù)字LDO的設(shè)計原理、性能權(quán)衡與創(chuàng)新方向，可作為集成電路電源管理領(lǐng)域的研究與工程參考。