名稱：數(shù)字計時器設(shè)計Verilog代碼Quartus仿真

軟件：Quartus

語言：Verilog

代碼功能：

基本計時和顯示功能（24小時制顯示），即時，分，秒的正常顯示模式。包括：

1. 24小時制顯示；

2.?動態(tài)掃描顯示；

3.?顯示格式：88-88-88

4. 能調(diào)整設(shè)置當(dāng)前時間(含時、分)，即設(shè)計兩個按鍵，按動校時鍵，時計數(shù)器加一，按動校分鍵，則電路處于校分狀態(tài)。

5. 整點報時，要求整點的倒計時5秒時，閃爍LED來報時。

6. 可以控制暫停和繼續(xù)。

FPGA代碼Verilog/VHDL代碼資源下載：www.hdlcode.com

演示視頻：

設(shè)計文檔：

1. 工程文件

2. 程序文件

3. 程序編譯

4. RTL圖

5. 仿真圖

整體仿真圖

分頻模塊

計時模塊

顯示模塊

部分代碼展示:

//數(shù)字計時器
module?gjp(
input?clk_in,//時鐘
input?RST,//復(fù)位
input?stop_start,//暫停、繼續(xù)，低電平暫停
input?key_hour,//設(shè)置小時按鍵
input?key_minute,//設(shè)置分鐘按鍵
output?LED,//整點報時led
output?[7:0]?weixuan,//數(shù)碼管位選
output?[7:0]?duanxuan//數(shù)碼管段選
);
wire?[7:0]?hour;//時
wire?[7:0]?minute;//分
wire?[7:0]?second;//秒
wire?clk_1Hz;//1Hz時鐘
//分頻模塊
div?i_div(
.?clk_in(clk_in),//時鐘
.?clk_1Hz(clk_1Hz)//輸出1Hz時鐘
);
//計時模塊
timmer?i_timmer(
.?clk_1Hz(clk_1Hz),
.?RST(RST),//復(fù)位
.?stop_start(stop_start),//暫停、繼續(xù)
.?key_hour(key_hour),
.?key_minute(key_minute),
.?hour_out(hour),//時
.?minute_out(minute),//分
.?second_out(second)//秒
);

點擊鏈接獲取代碼文件：http://www.hdlcode.com/index.php?m=home&c=View&a=index&aid=1526