名稱(chēng)：簡(jiǎn)單電子琴設(shè)計(jì)verilog（代碼在文末付費(fèi)下載）

軟件：QuartusII

語(yǔ)言：Verilog

代碼功能：

簡(jiǎn)易電子琴電路

1、輸入為8個(gè)按鍵，每個(gè)按鍵對(duì)應(yīng)一個(gè)音階。

2、輸出為speaker蜂鳴器，當(dāng)其中一直按鍵按下時(shí)，輸出特定頻率的音階方波信號(hào)。

演示視頻：

FPGA代碼Verilog/VHDL代碼資源下載網(wǎng)：www.hdlcode.com

部分代碼展示

//電子琴設(shè)計(jì)
module?electronic_organ(
input?clk,//1MHz
input?key_1,//按鍵1
input?key_2,//按鍵2
input?key_3,//按鍵3
input?key_4,//按鍵4
input?key_5,//按鍵5
input?key_6,//按鍵6
input?key_7,//按鍵7
input?key_8,//按鍵8
output?SPEAKER//音頻輸出
);
parameter?div_1=12'hEF0;//音階1對(duì)應(yīng)分頻值
parameter?div_2=12'hD4F;//音階2對(duì)應(yīng)分頻值
parameter?div_3=12'hBDA;//音階3對(duì)應(yīng)分頻值
parameter?div_4=12'hB31;//音階4對(duì)應(yīng)分頻值
parameter?div_5=12'h9F7;//音階5對(duì)應(yīng)分頻值
parameter?div_6=12'h8E0;//音階6對(duì)應(yīng)分頻值
parameter?div_7=12'h7E8;//音階7對(duì)應(yīng)分頻值
parameter?div_8=12'h776;//音階8對(duì)應(yīng)分頻值

設(shè)計(jì)文檔：

1. 工程文件

2. 程序文件

3. 程序編譯

4. RTL圖

5. Testbench（仿真文件）

6. 仿真圖

點(diǎn)擊鏈接獲取代碼文件：http://www.hdlcode.com/index.php?m=home&c=View&a=index&aid=215